تکنیک های مدل سازی
فرمت فایل:پاورپوینت(قابل ویرایش) تعدادصفحات:28
قسمتی از متن:
انتساب پیوسته رویه ای
برای قرار دادن مقدار یک عبارت به صورت پیوسته و غالب در یک متغیر به کار می رود.
نتیجه این انتساب نسبت به انتساب رویه ای غالب است.
در فرایند تست و عیب یابی کاربرد دارد.
انتساب پیوسته رویه ای
این انتساب به دو روش پیاده سازی می گردد:
•با کلمات کلیدی assign و deassign
•با کلمات کلیدی force و release
جایگزینی پارامترها
در Verilog می توان مقادیر پارامتر ها را هنگام ترجمه عوض کرد.
این کار با استفاده از کلمه کلیدی defparam و یا هنگام فراخوانی ماژول صورت می گیرد.
تغییر پارامترها در فراخوانی
می توان در هنگام فراخوانی هر ماژول، پارامترهای آن را تغییر داد.
فرمت کلی:
<definition_name> #(param1,…,paramN) <instance_name>(portlist);
مقیاس زمان
مقیاس زمان قبل از تعریف ماژول تعیین می شود.
فرمت کلی:
`timescale <time_unit>/<time_precision>
توابع ارتباط با فایل
برای ارتباط با فایل ها از توابع سیستم استفاده می گردد.
در ارتباط با یک فایل، ابتدا بایستی فایل باز شود، عمل مورد نظر صورت گیرد و در نهایت مجدداً فایل بسته شود.
باز کردن فایل
قبل از هر کاری بایستی ابتدا فایل توسط سیستم عامل ایجاد شود.
فرمت کلی:
<file_handle>=$fopen(“<name_of_file>”);